AI・生成AI

シミュレーションは通る。でも合成できない——LLMのRTL生成を、論文の数字で見直す

2026年、EDA三社が揃ってエージェント型AIを発表しました。出てくる数字は「40倍」「50倍」「10分の1」。ただ、いずれも測定条件が開示されていません。では実際のところ、LLMが書いたRTLはどこまで使えるのか。幸い、この問いには合成まで含めて評価した研究が出ています。ベンダー発表と論文の数字を並べて、現在地を測ります。

ベンダーが出している数字

まず各社の発表を並べます。すべて自社発表で、測定条件は公開されていません。

• Synopsys AgentEngineer（2026年3月11日）／自然言語・形式仕様からのRTL生成、lint、ユニットレベルのテストベンチ生成、目標達成までの反復検証。大規模SoCのフロントエンド設計で「2倍の生産性向上、一部ケースで最大5倍」
• Synopsys × NVIDIA（DAC 2026）／検証クロージャが数週間→数時間、time-to-validated RTLが最大50倍、カバレッジ追加20%改善。NVIDIA Agent Toolkit、Nemotron 3 Ultra、OpenShellランタイムと組み合わせた構成
• Cadence ChipStack AI Super Agent（2026年2月10日）／最大10倍の生産性向上。Altera は一部領域で検証工数を約10分の1、Tenstorrent は3ブロックで形式検証時間を最大4分の1に
• Cadence L5拡張（2026年6月1日）／RTL検証サイクルが40倍以上高速、通常5週間の検証ループが1日未満に
• Siemens Questa One Agentic Toolkit（2026年2月27日）／RTL Code／Lint／CDC／Verification Planning／Debugの各エージェント。定量的な数値の公表はなし

Siemensだけ数字を出していない点は、むしろ注目に値します。顧客コメントも「数時間で習熟」「通常数日かかるタスクを完了」という定性的なもので、ベンチマークではないと読めます。

第三者評価：合成まで含めるとどうなるか

2026年3月に投稿された研究（arXiv:2603.11287、Synthesis-in-the-Loop Evaluation of LLMs for RTL Generation）は、この分野の評価が機能的な正しさで止まっていることを問題にしています。シミュレーションで動くことと、合成可能でハードウェア効率が良いことは別だ、という主張です。

手法は明快です。32モデルをVerilogEvalとRTLLMから取った202のVerilogタスクで評価し、Nangate45（45nm）フローで合成。合成後の面積・遅延・合成警告を専門家のリファレンス設計と相対比較するHardware Quality Index（HQI）で採点し、195件の合成失敗を分類しました。

• 性能の分布／フロンティアモデル14個がHQI 66超、15モデルが43〜66、3モデルが43未満
• 最高スコア／Gemini-3-Pro。カバレッジ87.5%、HQI 85.1
• 試行回数の影響／best-of-5と単発試行の差が3.7〜22.1 HQIポイント。著者はこれがエージェント型パイプラインでの利用を制限すると指摘
• 失敗の仕方の違い／プロプライエタリモデルは「遅く失敗する」（elaborationエラー、合成タイムアウト）。オープンモデルは「早く失敗する」（module wrapperの欠落、合成不可能な構文）

著者は、この違いの原因を学習データが合成グレードのRTLよりシミュレーション重視であることに求めています。ネット上のVerilogは、動けばよいコードが圧倒的に多い——納得のいく説明です。

エラーの7割は「仕様の誤解」

もう1本、エラーの中身を分解した研究があります（arXiv:2508.05266、中国科学院計算技術研究所ほか）。

結論は、エラーの70%超が設計仕様の誤解に起因し、モデル能力が上がるほどこの比率は上昇するというものです。著者は「エラーの多くは推論能力の限界ではなく知識ギャップに由来する」と述べています。

• Type I：RTLプログラミング知識の不足／always文内でのwire代入、ベクタのビット選択エラー、スライス方向の反転、変数再定義、generateの誤用、blocking／non-blockingの混在など9サブタイプ
• Type II：設計仕様の誤解／回路概念の理解不足、曖昧な記述、カルノー図・表・状態遷移図・波形といったマルチモーダルデータの誤読、長文記述での詳細欠落

Type IIの「マルチモーダルデータの誤読」は、実務に直結します。仕様書に状態遷移図や波形が入っているのは、半導体では当たり前です。そこを読み違えるのであれば、プロンプトの書き方ではなく、仕様の渡し方が設計対象になります。

同研究では、知識を補う枠組みを適用した場合のpass@1（VerilogEval-Human）が報告されています。GPT-4 Turbo 58.3→91.0、GPT-3.5 Turbo 42.9→73.1、Qwen2.5-Coder-32B 46.8→76.9。補うべきものが明確であれば、伸びしろは大きいということでもあります。

どこまで自律できるのか

エージェント型EDAのサーベイ（arXiv:2512.23189）は、自律性を次のように分類しています。

• L0〜L1／手動・アルゴリズムツール
• L2／結果を予測するAIコパイロット
• L3／エージェント型オーケストレーション。現在のフロンティア
• L4／自動運転フロー

そして最も重要な指摘がこれです。強化学習ベースの手法は産業テープアウトに到達しているが、LLM駆動エージェントで人間なしの産業テープアウトを完了したものは、まだ存在しない。

サーベイはまた、フロントエンドが「ワンショットRTL生成」から「デュアルループ修復」——高速な構文ループと、シミュレーショントレース・形式検証を使う低速な意味論ループ——へ移行していると整理しています。形式ツールをLLMのground-truth verifier（正解検証器）として使う設計思想で、これは実装の指針として使えます。

ツールチェーンの側から見た変化

性能の数字より、実務に効きそうなのはEDAツールがどこから呼べるようになったかです。

Siemens Questa One Agentic Toolkitは、MCP（Model Context Protocol）でQuesta One Verification IQ、Questa One SFV、Questa One Sim等と接続する構成です。そして公表されている特徴として、フレームワーク非依存でGitHub Copilot、Claude Code、Cursor、Clineから動作し、CLIモードまたはVS Code等のIDEで利用できる、とされています。

これが意味するのは、検証ツールが専用GUIの中から出てくるということです。従来のEDAは、ツールごとの環境に入って作業する形でした。そこが、普段使っているエディタとエージェントの側から呼べるようになる。

ローンチ時のエージェント構成も具体的です。

• RTL Code Agent／自然言語記述から合成可能なRTLを生成、コーディング違反をチェック
• Lint Agent／lint解析の設定、設計エラー・スタイル問題の検出、自動修正またはwaiverの提示
• CDC Agent／クロックドメインクロッシング検証の設定・実行、設定変更の提案、自動修正／waiver
• Verification Planning Agent／設計仕様を解析して検証プランをドラフト。各ステップをエンジニアが承認
• Debug Agent／波形、アサーション、カバレッジデータ、ログを相関付けして故障メカニズムとデバッグシナリオを提示

「顧客定義のガバナンス境界内で動作し、人間のレビューポイントを含む」とされている点も、この分野の慎重さを表しています。Siemensだけが定量的な数値を出していないのも、同じ姿勢の表れと読めます。

Cadence側も、NVIDIA OpenShellサンドボックス・ランタイム内で実行し、ポリシー制御とアイソレーションによるIP保護を謳っています。設計データを外に出さずにエージェントを動かすことが、この領域では前提条件になっているということです。

現場の経営層は何を言っているか

2026年6月のESD Alliance Executive Outlookパネルでの発言です。

• Dave Kelf（Breker）／チップ設計は1%のエラー率も許容できない。AI出力は厳密でなければならない
• Shelly Henry（Moores Lab AI）／生成されたRTL・テストベンチ・カバレッジクロージャについて「その証明（proof）は何か」
• Vince Wong（Verific）／「AIを信用しすぎること」への警告。フローには人間が介入する固定点が必要
• Ann Wu（Silimate）／2〜5倍の高速化、12〜18か月のタイムラインを6〜9か月に圧縮するのが目標

HenryとKelfの両者が、AI出力を一貫して測定するための共有ベンチマーク／品質証明ポイントの業界標準が欠けていると指摘しています。ベンダーが出す「40倍」を比較できないのは、まさにこの欠落が原因です。

エンジニアとして何をするか

1. 評価を合成まで通す。シミュレーションが通ったことを成功と数えない。面積・遅延・合成警告まで見て初めて、使える／使えないが分かれる
2. 仕様の渡し方を設計する。エラーの70%超が仕様の誤解なら、プロンプトより仕様書の構造化のほうが効く。状態遷移図と波形をどうテキストで渡すかは、具体的な課題
3. 形式検証を検証器として置く。エージェントの出力を人が読んで判断する構成はスケールしない。機械が機械の出力を判定できる場所に形式ツールを置く
4. ツールチェーンへの接続を見る。Siemens Questa OneはMCP経由でGitHub Copilot、Claude Code、Cursorから呼べる。EDAツールが既存の開発環境の中に入ってくる形は、今後の標準になりうる

出典

• Synopsys／Synopsys Outlines Vision for Engineering the Future（2026年3月11日）
• EE Times Asia（2026年7月27日）／Synopsys, NVIDIA Advance Autonomous AI Agents for Chip Design and Engineering
• Cadence／Cadence Unleashes ChipStack AI Super Agent（2026年2月10日）
• HPCwire/AIwire（2026年6月1日）／Cadence Unveils Industry's 1st Fully Autonomous Virtual Engineer for Chip Design
• Siemens／Questa One Agentic AI Toolkit（2026年2月27日）
• arXiv:2603.11287／Synthesis-in-the-Loop Evaluation of LLMs for RTL Generation: Quality, Reliability, and Failure Modes
• arXiv:2508.05266／Understanding and Mitigating Errors of LLM-Generated RTL Code
• arXiv:2512.23189／The Dawn of Agentic EDA: A Survey of Autonomous Digital Chip Design
• Semiconductor Engineering（2026年6月25日）／Executive Outlook: Agentic AI's Impact On Chip Design

本記事は2026年10月27日時点で公開されている情報に基づいています。ベンダーが公表している性能向上の数値は、いずれも自社発表で測定条件・比較基準が開示されていません。論文の数値は各論文の評価条件に依存します。