システム開発

一発で通るチップが、20本に1本になった。ファーストシリコン成功率5%の読み方

チップは、作り直すたびに数か月と数千万円以上が飛びます。だから「一度で通るか」は、この業界で最も重い指標のひとつです。その数字が、2026年の調査で5%まで落ちました。2024年は14.4%。2年で3分の1です。設計が下手になったわけではありません。何が起きているのかを、数字の構造から見ていきます。

調査の数字

Siemens EDAとWilson Research Groupが実施する機能検証調査の2026年版です。有効回答604名（IC/ASICプロジェクト320名、FPGAプロジェクト284名）。ホワイトペーパーの日付は2026年9月8日。

• ファーストシリコン成功／IC/ASIC回答者のうち5%。2024年は14.4%（n=597）
• 検証の比重／プロジェクト時間の「およそ半分」
• スケジュール／「ほとんどのプロジェクトが遅延」
• AI/MLの利用／82.8%が評価・パイロットを超えた段階で利用
• AIの全体統合／ただし検証フロー全体に広く統合しているのは9.0%

2024年の14.4%も「過去20年で最低水準」と報じられた数字でした。そこからさらに落ちています。

調査は2024年から「qualified recruitment」手法を採っており、回答者の母集団が年によって完全に同一ではありません。傾向として読むべき数字です。

なぜ落ちているのか

原因は1つではありませんが、構造的な要因は整理できます。

1. 設計の規模と複雑さが増えた。チップレット化、マルチダイ構成、AI向けアクセラレータの追加。検証すべき状態空間が、工数の増え方より速く増えている
2. 先端ノードで物理と機能が絡む。2nm級のGAAトランジスタ、バックサイド電源、3Dスタッキング。論理的には正しくても、熱・電源・エージングで落ちる経路が増えた
3. マルチダイでは「組み合わせたあと」に落ちる。個別に合格し、組み合わせでも合格した部品が、アセンブリ後に故障しうる
4. 検証の人手が増えない。プロジェクト時間の約半分を検証が占めている時点で、人を増やして対応する余地はすでに小さい

3番目は、特に新しい論点です。いわゆるknown-good die（良品判定済みダイ）では不十分という問題で、ベンチで合格したダイでも、システム内の高温・ストレス下では挙動が異なる。アセンブリ時の加熱によるワーページで、プローブが正しい接点に届かないこともあります。

マルチダイで何が増えたか

2025年のESD Allianceのパネルで挙げられた論点を整理します。

• 熱管理／スタックダイでは放熱制御が困難。分散型熱センサ、センサ配置解析、ミリ秒オーダーでのパワーステート制御が必要。そしてこの制御を検証するには長時間の熱シミュレーションが要る
• 信頼性・エージング／インターコネクトの摩耗が早まり、デバイスによってはTDDB（時間依存絶縁破壊）が加速。熱サイクルがバンプ／ボンドを劣化させ、抵抗が上昇
• テストアクセス／チップレットはテストポイントが少ない。BISTとバウンダリスキャンに加え、パッケージピン経由のTDR（時間領域反射法）で内部欠陥を検出する手法
• アナログの可視性／標準的なデジタルDFTではアナログブロックが見えない。欠陥シミュレーションと欠陥注入が代替案
• インターコネクトの規模／バンプ密度は数百万オーダーで、数十億に達する見込み。各接続を外部から、過大なオーバーヘッドなしにテストする必要がある

結論として挙げられていたのが、DFTは設計の最初から計画する必要があるということ。後工程としてのテスト設計では、3D-ICの複雑性に追いつきません。

先端ノードで、何が検証項目に増えたか

2nm級では、論理の正しさだけでは済まなくなります。各社の状況を押さえたうえで、設計側への影響を見ます。

• TSMC N2／2025年第4四半期に量産開始。TSMC初のGAA（ナノシート）ノードで、FinFETから転換
• Intel 18A／月産約3万枚規模。Panther Lakeが初の製品。14Aの外部顧客向けリスク生産は2028年
• Samsung SF2／2025年に量産開始、Exynos 2600が初の商用製品。歩留まりは2026年4月時点で55%近辺と報じられる（公式開示ではなく推定値）

トランジスタ構造が変わるということは、モデルが変わるということです。FinFETで積み上げた経験則が、そのままGAAに移せるとは限らない。タイミング、リーク、ばらつき、エージング——それぞれのモデルが新しくなり、その上で設計された回路の検証が必要になります。

加えて、バックサイド電源や3Dスタッキングが入ると電源と熱の経路が変わります。IRドロップ、熱分布、機械的ストレス。これらは従来「物理設計の後工程」で見ていた項目ですが、影響が大きくなるほど前倒しで見る必要が出る。

結果として、検証チームが見る項目が増えます。ファーストシリコン成功率が落ちている背景には、「同じ検証をして通らなくなった」のではなく「検証すべき項目が増えたのに、工数が同じ」という事情があると読むのが自然です。

ここに挙げた数値には各社の目標値や業界推定が含まれ、第三者による検証を経ていないものがあります。

AIは解決策になっているか

調査では82.8%がAI/MLを利用しているとしつつ、検証フロー全体に広く統合しているのは9.0%にとどまります。試してはいるが、本線には乗っていないという段階です。

ベンダー側の主張は威勢がいい。Cadenceは「RTL検証サイクルが40倍以上高速」「通常5週間の検証ループが1日未満に」、Synopsysは「検証クロージャが数週間→数時間」「カバレッジ追加20%改善」。いずれも測定条件は開示されていません。

一方、同じ業界のパネルでは「AIはイテレーションを速くするが、検証時間そのものを短縮するわけではない」という指摘も出ています。さらに、AI出力を一貫して測定するための共有ベンチマークや品質証明ポイントの業界標準が欠けている、とも。

5%という数字と、82.8%という数字が同じ調査に並んでいる事実が、現在地を端的に示しています。AIは入ったが、まだ一発で通る率を戻していない。

作り直しのコストを数字で置く

参考値として、ノード別の開発コストのモデル推定があります。以下はAnySiliconが自ら「編集部によるモデル推定値であり、市場平均でも価格保証でもない」と明記しているものです。

• 28/22nm／エンジニアリング160〜600人月／初期開発予算300万〜2,000万ドル
• 7/6nm／700〜2,400人月／1,500万〜1億ドル
• 5/4nm／1,500〜5,000人月／3,000万〜2億ドル
• 3/2nm／3,000〜10,000人月／6,000万〜4億ドル超

歴史的なベンチマークとしては、IBSの2022年モデル（Armの2023年IPO申請書に再掲）が28nmで約4,800万ドル、5nmで約4億4,900万ドル、2nmで約7億2,500万ドルとしています。

この規模のプロジェクトで、20本に19本がリスピンを要する。検証エンジニアの単価が高い理由は、この一行で説明がつきます。

調査の数字を、どう読むべきか

5%という数字は衝撃的ですが、読み方を誤ると間違った結論に行きます。注意点を挙げておきます。

1. 母集団が完全に同一ではない。調査は2024年から「qualified recruitment」手法を採っており、回答者の構成が年によって変わりうる。傾向として読むべき数字
2. 「ファーストシリコン成功」の定義。何をもって成功とするかは回答者の判断による。厳しく見る文化の組織ほど、成功と答えにくい
3. プロジェクトの難易度が揃っていない。先端ノードの大規模SoCと、枯れたノードの小規模ASICが同じ母集団に入っている
4. 5%でも事業は回っている。リスピン前提で開発計画が組まれているなら、成功率そのものより「何回で収束するか」のほうが実務的な指標になる

それでも、14.4%から5%へという方向は無視できません。2024年の14.4%も「過去20年で最低水準」と報じられた数字でした。2年連続で悪化しているという事実は、母集団の揺れでは説明しきれない大きさです。

もう1つ、同じ調査から読み取れることがあります。検証がプロジェクト時間の約半分を占めている。この比率は、検証に人を足しても成功率が戻っていないことを意味します。工数ではなく、検証の設計そのものが追いついていない可能性が高い。

検証側のエンジニアが見るべき点

1. カバレッジの「通った」を疑う。機能カバレッジが埋まることと、シリコンで動くことの距離がいま最も開いている
2. 熱と電源を検証項目に入れる。マルチダイでは、論理的に正しい設計がアセンブリ後に落ちる。熱シミュレーションの時間をスケジュールの最初から確保する
3. DFTを設計の初期から持ち込む。テストポイントの少ないチップレット構成では、後から足せない
4. AIの出力は、証明の経路とセットで扱う。「生成されたテストベンチの、その証明は何か」という問いに答えられる構成にしておく

この4つはどれも、ツールの導入ではなくプロジェクト計画の作り方の話です。成功率5%という数字が指しているのも、おそらくツールの性能ではなく、計画の前提のほうです。

出典

• Siemens EDA / Wilson Research Group／2026 Functional Verification Study: Executive Findings（2026年9月）／有効回答604名、ファーストシリコン成功5%、検証がプロジェクト時間の約半分
• Siemens Verification Horizons（2026年9月8日）／The 2026 Functional Verification Study
• Verification Academy（2026年9月）／AI in Functional Verification: What the 2026 Industry Data Reveals／AI/ML利用82.8%、全体統合9.0%
• Verification Academy／IC/ASIC Functional Verification Trend Report - 2024／2024年のファーストシリコン成功率14.4%、n=597
• Semiconductor Engineering（2025年6月18日）／Can You Build A Known-Good Multi-Die System?／熱管理、エージング、テストアクセス、インターコネクト規模
• Semiconductor Engineering（2026年6月25日）／Executive Outlook: Agentic AI's Impact On Chip Design
• AnySilicon（2026年9月28日）／How Much Does ASIC Design Cost in 2026?／ノード別のモデル推定値

本記事は2026年10月27日時点で公開されている情報に基づいています。Wilson Research Group調査の詳細データ（UVM採用率、工数内訳など）は会員登録が必要な資料に含まれており、本記事では扱っていません。開発コストの数値は出典元が明示的にモデル推定値としているものです。