クラウド・インフラ

モノリシックSoCからsystem-in-packageへ。UCIe 3.0が設計者に渡したもの

1枚のダイに全部載せる時代が終わりつつある、という話は何年も前からあります。ただ、実際に別ベンダーのチップレットを買ってきて繋ぐには、電気的な規格だけでなく、初期化、管理、エラー処理、そして「繋がらなかったときに誰が悪いか」までの取り決めが要ります。UCIe 3.0は、そこに手を入れた改訂です。設計者から見て何が変わったのかを見ていきます。

UCIe 3.0の中身

UCIe 3.0は2025年8月5日に公開されました。UCIeコンソーシアムの会員企業は150社超。リーダーシップにASE、Alibaba、AMD、Arm、Google Cloud、Intel、Meta、Microsoft、NVIDIA、Qualcomm、Samsung Electronics、TSMCが名を連ねています。

• データレート／UCIe-SとUCIe-Aに48 GT/sと64 GT/sを追加。UCIe 2.0の32 GT/sの約2倍
• ランタイム・リキャリブレーション／初期化状態を再利用してリンクを動作中に再調整。電力削減が狙い
• サイドバンド到達距離／最大100mmに延伸。マルチチップのレイアウト自由度が上がる
• Raw Modeでの連続送信／SoC-to-DSPチップレット接続などで途切れないデータフロー
• 早期ファームウェアダウンロード／Management Transport Protocol（MTP）で標準化
• 優先サイドバンドパケット／時間制約のあるイベント向けの低レイテンシ・シグナリング
• fast throttleと緊急シャットダウン／open-drain I/O経由でシステム全体にアラート
• マネージャビリティ機能／オプション扱い。必要なものだけ実装可能

旧仕様との後方互換性はあります。仕様はuciexpress.orgからリクエストで一般入手可能です。

設計側で何が変わるか

項目を並べただけでは効き目が見えにくいので、実装の観点に翻訳します。

1. サイドバンド100mm——これまでダイ同士を近接させる制約になっていた部分が緩む。パッケージ内の配置、熱源の分散、基板設計の自由度に直接効く
2. ランタイム・リキャリブレーション——リンクを張り直すために停止する必要がなくなる方向。電力と温度が変動する環境で、マージンを過剰に積まなくてよくなる
3. 優先サイドバンドパケットとfast throttle——異常時のシステム全体への伝播が規格の中に入った。これまで独自実装だった「止める」経路が標準化される
4. マネージャビリティのオプション化——小規模なチップレットが、使わない機能を実装せずに済む。採用の裾野を広げる方向の判断

相互運用は実証段階に入った

Chiplet Summit 2026（UCIeコンソーシアム公式ブログ、2026年3月5日）で報告された内容です。

• クロスベンダー実証／IntelとCadenceが、独立に設計されたチップレット同士でUCIe-Sの相互運用デモを実施。16G UCIe-S PHY IPを使用し、"Cameron Creek" テストチップを利用
• その他の展示／IntelとAlphawave Semiが各ブースでUCIeデモ
• 受賞／UCIe 3.0仕様がConnectivity & Interoperability部門のBest in Show Award
• 基調講演／Debendra Das Sharma氏（UCIeコンソーシアム会長）がモノリシックSoCからsystem-in-package設計への移行をテーマに講演

これはコンソーシアムによる発表で、採用状況の記述は自己申告であり第三者検証を経ていません。

IP側も動いています。Synopsysは64G UCIe IPを2nmプロセスでテープアウト（2026年4月）。UCIe PHYはTSMCとSamsungの先端ノードでテープアウト済みとされ、コントローラIPはPCIe、CXL、カスタムストリーミングプロトコルに対応します。ただしレイテンシやpJ/bitといった具体値の開示はありません。

Armの Chiplet System Architecture

UCIeが主にダイ間の物理・リンク層を扱うのに対し、ArmはChiplet System Architecture（CSA）としてシステム分割とチップレット接続性の標準化に取り組んでいます。初の公開仕様がリリースされ、60を超える組織が関与。パートナーにADTechnology、Alphawave Semi、AMI、Cadence、Jaguar Micro、Kalray、Rebellions、Siemens、Synopsysが挙がっています。

AMBA CHI chip-to-chipは別標準として併存します。

CSAのバージョン番号、正確なリリース日、UCIeとの関係については公開情報で確認できていません。

なぜ1枚に載せ切らなくなったのか

チップレット化の理由は、技術的な好みではなく経済的な制約です。

1. 歩留まり：ダイが大きいほど、1枚のウェハから取れる良品が減る。小さく分けて組み合わせたほうが、同じ機能でも取れ高が上がる
2. レチクル限界：露光装置が一度に焼ける面積には上限がある。これを超える規模は、物理的に1ダイで作れない
3. プロセスの使い分け：ロジックは最先端ノードが効くが、I/Oやアナログは微細化の恩恵が小さい。全部を最先端で作るのは単に高い
4. 開発コスト：2nm級の設計はモデル推定で3,000〜10,000人月、初期開発予算6,000万〜4億ドル超とされる。作ったブロックを複数製品で使い回したい

4番目が、規格が必要になった理由に直結します。自社内で使い回すだけなら独自接続で足りる。他社から買ってきて繋ぐためには、電気的な仕様だけでなく、初期化、管理、エラー処理、そして責任分界点の取り決めが要ります。

UCIe 3.0でマネージャビリティ機能がオプション化され、fast throttleや緊急シャットダウンが標準に入ったのは、この「買ってきて繋ぐ」を現実にするための整備と読めます。

繋がることと、動くことは別

チップレットの難しさは、規格が揃ってからのほうに残ります。2025年のESD Allianceパネルで出た論点は、そのまま規格では解決しない部分の一覧です。

• known-good dieでは足りない／ベンチで良品判定されたダイでも、システム内の高温・ストレス下では挙動が異なる。アセンブリ時の加熱によるワーページで、プローブが正しい接点に届かないこともある
• 熱／スタックダイでは放熱制御が困難。分散型熱センサ、センサ配置解析、ミリ秒オーダーでのパワーステート制御が必要
• エージング／インターコネクトの摩耗が早まり、TDDBが加速するデバイスもある。熱サイクルがバンプ／ボンドを劣化させ、抵抗が上昇
• テストアクセス／チップレットはテストポイントが少ない。BIST、バウンダリスキャンに加え、パッケージピン経由のTDRで内部欠陥を検出
• 規模／バンプ密度は数百万オーダーで、数十億に達する見込み

DFTを設計の最初から計画する——これがパネルの結論でした。UCIe 3.0が整えたのは接続の規格であって、組み上がったあとに動く保証ではありません。

エンジニアとして追うべき点

1. 相互運用の実証事例を追う。規格の版数より、「別ベンダー同士で繋がった」という報告のほうが実務的な進捗を示す
2. サイドバンドの到達距離が設計制約を外した意味を測る。100mmはパッケージ設計の前提を変える数字
3. テスト戦略を先に決める。チップレット構成では、後からテストポイントを足せない
4. 熱の検証時間をスケジュールに入れる。ミリ秒オーダーの制御を検証するには長時間のシミュレーションが要る

先端ノード側の状況

チップレットの議論は、先端ノードの供給状況と切り離せません。2026年の各社の状況を、報道ベースで押さえておきます。

• TSMC N2／2025年第4四半期に量産開始。生産拠点はFab 20（新竹）とFab 22（高雄）。TSMC初のGAA（ナノシート）ノードで、FinFETから転換。ベンダー目標値として、同電力で速度約10〜15%向上、同性能で電力約25〜30%削減、混合設計でN3E比約15%の密度向上。後継のN2PとA16は2026年下期にボリューム生産の見込み
• Intel 18A／月産約3万枚をFab 52（アリゾナ）とオレゴン州ヒルズボロの2拠点で達成（セルサイド分析）。Panther Lakeが18A初の製品。14AはD1Xで初期HVM、外部顧客向けリスク生産は2028年、HVMは2029年
• Samsung SF2／第1世代は2025年に量産開始。Exynos 2600が初の商用製品。歩留まりは2026年4月時点で55%近辺と報じられる（Samsung公式開示ではなく推定値）。SF1.4は2027年から2029年へ後ろ倒し

設計側から見ると、最先端ノードの容量と歩留まりが制約になるほど、チップレット化の動機が強まります。ロジックだけを先端で作り、I/Oやアナログは枯れたノードに逃がす——という分割が経済的に合理的になるからです。

ここに挙げた数値は各社の目標値や業界推定を含み、第三者による検証を経ていないものがあります。とくにSamsungの歩留まりは公式開示ではありません。

出典

• Business Wire（2025年8月5日）／UCIe Consortium Introduces 3.0 Specification With 64 GT/s Performance and Enhanced Manageability
• UCIe Consortium（2026年3月5日）／Chiplet Summit 2026: UCIe Momentum Across a Growing Ecosystem
• Synopsys（2026年4月1日）／Synopsys Advances Die-to-Die Connectivity with 64G UCIe IP Tape-Out
• Synopsys（2025年8月5日）／UCIe 3.0 Is Here: Synopsys IP Solutions Are Ready
• Data Center Dynamics（2025年1月23日）／Arm releases first public specification of its Chiplet System Architecture
• Semiconductor Engineering（2025年6月18日）／Can You Build A Known-Good Multi-Die System?

本記事は2026年10月27日時点で公開されている情報に基づいています。UCIeコンソーシアムおよびIPベンダーの発表は自社発表であり、第三者検証を経ていません。Arm CSAのバージョン番号と正確なリリース日は確認できていません。